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[判断题]

一个8位二进制加法计数器，如果输入脉冲频率f=256kHz，此计数器最高位触发器输出脉冲频率为1kHz。（)

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第1题

n位异步二进制加法计数器由n个()组成，最低位触发器的时钟端与()相连;如果触发器的时钟是下降

n位异步二进制加法计数器由n个（)组成，最低位触发器的时钟端与（)相连;如果触发器的时钟是下降

沿有效，则高位触发器的时钟端与相邻低位触发器的()相连;如果是上升沿有效，则与()相连。

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第2题

(1)如图10.93(a)和10.93(b)所示的十进制加法计数器CT74160和4位二进制加法计数器CT74161构成的

（1)如图10.93（a)和10.93（b)所示的十进制加法计数器CT74160和4位二进制加法计数器CT74161构成的

可控计数器,当控制信号C,A等于1和控制信号C,A等于0时,分别实现几进制计数器.

(2)用74161实现91进制计数器.

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第3题

分析图10.95(a)所示电路.(1)画出CT74161(4位二进制加法计数器)Q₃Q₂Q₁Q₀的状态

分析图10.95（a)所示电路.（1)画出CT74161（4位二进制加法计数器)Q₃Q₂Q₁Q₀的状态

转换图.假设Q₃Q₂Q₁Q₀的初始状态均为0,说明CT74161构成几进制计数器.

(2)说明C174138电路实现的功能.

(3)写出图10.95(a)完成的电路功能符合ABEL语言(GAL16V8如图10.95(b)所示)或VHDL语言的用户原文件(可省略测试向量段).

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第4题

有一个十进制数加法运算系统,它利用4位二进制数加法器对一位8421BCD码进行加法运算.其操作过程如下:先将两个1位十进制数存入寄存器A和B,然后进行相加.如果和数等于或小于9,则运算结果正确;如果和数大于10,还需要对运算结果进行加6(0110)修正,这是因为用二进制数表示十进制数时,多余了6种状态.(1)请设计系统方框图;(2)请设计ASM流程图.

有一个十进制数加法运算系统,它利用4位二进制数加法器对一位8421BCD码进行加法运算.其操作过程如下:先将两个1位十进制数存入寄存器A和B,然后进行相加.如果和数等于或小于9,则运算结果正确;如果和数大于10,还需要对运算结果进行加6（0110)修正,这是因为用二进制数表示十进制数时,多余了6种状态.（1)请设计系统方框图;（2)请设计ASM流程图.

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第5题

8253的计数器在输入脉冲控制下完成加1计数。（)

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第6题

用ISP技术设计一个4位二进制计数器CBU14,写出VHDL源文件.

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第7题

由两片CT74290级联组成异步100进制加法计数器.

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第8题

计数器存储容量以KB为单位，1KB等于（)。

A.1024个二进制符号

B.1000个二进制符号

C.1000个字节

D.1024个字节

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第9题

在计算机内部,8位带符号二进制整数（补码)可表示的十进制最小值是？

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第10题

图P7.14是用16x4位ROM和问步十六进制加法计数器74LS161组成的脉冲分频电路,ROM的数据表如表P7

.14所示.试画出在CLK信号连续作用下D₃、D₂、D1、和D₀输出的电压波形,并说明它们与CLK信号频率之比.

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第11题

在图P11.13所示的D/A转换器中,已知输入为8位二进制数码,接在CB7520的高8位输入端上, 为保证偏

在图P11.13所示的D/A转换器中,已知输入为8位二进制数码,接在CB7520的高8位输入端上,为保证偏离标准值所引起的误差(现在的LSB应为d₂),允许的最大变化是多少？的相对稳定度应为多少？

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